「チップ開発費の高騰が，技術進展の遅延を招く」，アナログ技術フォーラム開催

　「SoCに適用するCMOSプロセスの設計ルールが，65nmといった微細プロセスになってきた。こうなると試作コストが高騰し，なかなか研究開発もできない。またチップの開発費全体でも1億米ドル規模になる。これほどの開発費を投じても，それを回収できるだけの用途を見つけるのが非常に難しい」（米Analog Devices，Inc.，Product Line Director，High Speed Signal Processing GroupのDavid Robertson氏）。
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