Cadence、SoC設計を簡素化できるプラットフォームを発表

米Cadence Design Systemsは9月12日、設計の複雑度に応じて様々なレベルの技術を提供する、製品セグメント化戦略を発表した。これにより、デジタルIC設計プラットフォーム「Encounter」は、「L/XL/GLX」の3段階に区分されることになった。Lシリーズは0.15μm以上のプロセスで、500万ゲート以下のフラット設計向け。XLシリーズは0.13μmおよび90/65nmプロセスで、500万ゲート以上の大規模設計、高性能な階層設計向け。また、MasterPlan自動マクロ配置・階層設計技術が組み込まれており、SoC設計を簡素化できるという。詳細は http://www.cadence.com