●【DAC 2005】「RTLの設計資産を有効活用」，RTL→SystemCツール

　SystemCでLSI設計する機会が増えているとは言え，チップ全体をSystemCで設計するケースはあまりない。大抵の場合，過去にHDLで設計したブロックを混載するからである。こうしたチップの検証で欲しくなるのが，RTL（resister transfer level）のHDLコードから，SystemC／C++のモデルを作るEDAツールである。過去にいくつかこのようなEDAツールが市場に登場したが，ぱっとしないものは多くはない。
→ http://techon.nikkeibp.co.jp/article/NEWS/20050616/105857/