●米Extreme DA，STARCとバラつき考慮のタイミング解析フローを共同開発

　米Extreme DA, Inc.は，半導体理工学研究センター（STARC）と，バラつきを考慮したタイミング解析フローを共同開発することになったと発表した。このフローは，65nm世代と45nm世代のチップ設計に向ける。
→ http://techon.nikkeibp.co.jp/article/NEWS/20070521/132802/

●米Mentor，低電力設計規格「UPF」対応の論理シミュレータを正式発表
　米Mentor Graphics Corp.は，論理機能検証用EDAシステム「Questa」の最新版「Questa 6.3」を発表した。今回のバージョンで，低電力設計規格「UPF」をサポートすることを正式に発表した。
→ http://techon.nikkeibp.co.jp/article/NEWS/20070521/132799/

●【ESEC】「動作合成ツールを使い分ける」，東芝情報システムが適用事例を展示
　東芝情報システムは，複数の動作合成ツールを用意したLSIの高位設計フローの概要と，同フローの適用例を，東京ビックサイトで催された「第10回組込みシステム開発技術展（ESEC）」で見せた。動作合成ツールを実際のチップ設計に適用した事例はそれほど珍しくなくなってきたが，１チップの設計に複数の動作合成ツールを適用した事例はあまりなかった。
→ http://techon.nikkeibp.co.jp/article/NEWS/20070518/132790/

●【ESEC】Silicon Hive，映像処理向けのVLIWコアを発表
　オランダSilicon Hive社は，映像信号処理向けのコンフィギュラブルCPUコア「HiveFlex VSP2200」を発表した。2007年5月16日から開催している「第10回組込みシステム開発技術展（ESEC）」で実演した。VSP2200は120ウエイ程度のVLIW型CPUコアで，複数のCPUコアを「タイル」と呼ぶ形で相互結合しており，疎結合のリコンフィギュラブル型プロセサといえる。ASICにおける専用論理回路の置き換えを狙っており，H.264のコーデック処理に向けてIPコアとして販売する。
→ http://techon.nikkeibp.co.jp/article/NEWS/20070518/132788/